3ph_pll

三相（3-ph）dsogi位相ロックループ（PLL）

依存関係

ロードマップ

• アングルロック
• フェーズスワップ検出
• リアルタイム位相障害検出
• 生成されたコード
• STM32F7でテストされたコード（STM32.zipのコード）
• 10kHzのサンプリングを必要とする近似を使用する代わりに、ヴォルダーのアルゴリズムを使用していません

デモ

さらに悪い場合、電圧位相の位相が開始時のPiラジアンのオフセットであるため、最大誤差があります。

65Hz入力

55Hz入力

45Hz入力

著者

• エンジェルロドリゲス[[email protected]]

謝辞

• [1] Pinto J、Carvalho A、Rocha A、AraújoA. 3相の弱いグリッドでの位相推定に対するDsogiベースのPLLの比較。電気。 2021; 2（3）：244-270。