Micro processor Design Verification

Proyecto Capstone

TestBench para un Uprocesador RISC integrado de 32 bits con controlador SDRAM usando COCOTB

Descripción

Este proyecto proporciona una implementación de TestBench para un Uprocesador RISC integrado de 32 bits con un controlador SDRAM que usa COCOTB.

Estructura de proyectos

• ReadMe.MD: este archivo ReadMe que proporciona una visión general y una guía para el proyecto.
• Pruebas/: Directorio que contiene el módulo TestBench.
• HDL/: Directorio que contiene el código RTL para el Uprocessor y el controlador SDRAM.
• Soc_Design.pdf: contiene la documentación de la IP.

Referencias

Fuente de los archivos HDL
Libro de cocina de cobertura de la academia de verificación