Micro processor Design Verification

Capstone -Projekt

TestBench für eingebettete 32-Bit-RISC-Uprozessor mit SDRAM-Controller mit CocotB

Beschreibung

Dieses Projekt bietet eine TestBench-Implementierung für einen eingebetteten 32-Bit-RISC-Uprozessor mit einem SDRAM-Controller mit CocotB.

Projektstruktur

• ReadMe.md: Diese Readme -Datei bietet einen Überblick und eine Anleitung für das Projekt.
• Tests/: Verzeichnis mit dem TestBench -Modul.
• HDL/: Verzeichnis, das den RTL -Code für den Uprozessor- und SDRAM -Controller enthält.
• SOC_DEsign.pdf: Enthält die Dokumentation der IP.

Referenzen

Quelle für die HDL -Dateien
Berichterstattung Kochbuch von der Verifizierungsakademie