PipelineC

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請隨時發送消息 - 很高興為您提供Pipelinec工作！一直在尋找幫助。 - 朱利安

入門

開始閱讀Wiki。

什麼是Pipelinec？

類似於C的（1）硬件說明語言（HDL）（2）添加高級合成（HLS）類似於語言構造/編譯器功能。

1. 實際上不是常規的C，但可以由GCC/LLVM部分編譯，以進行基本的功能驗證/“仿真”。如果有興趣開發更複雜的語言語法，請伸出援手！
2. 可以合理地替換Verilog/VHDL。編譯器生產可綜合和人類可讀+可辯論的VHDL。存在用於插入RAW VHDL /現有IP /黑色框的掛鉤。
3. 如果可以將計算寫成沒有副作用的純函數（即沒有全局/靜態變量），則它將被自動授予。從概念上講，類似於Intel的可變延遲超級上級和Xilinx的重新讀取選項等技術。分享了Google XLS項目，DFIANTHDL語言和某些CIRCT方言的一些編譯器驅動的管道設計目標。

什麼不是Pipelinec？

• 使用全局內存模型 /線程 /等，任意C代碼的高級合成：
  • 不能為您做“嵌套循環到內存架構”。
• 基於C的硬件模擬器：
  • 只能由C編譯器編譯Pipelinec代碼的一部分並運行（鼓勵）。
  • 但是，整個多模塊，多鎖定域等整個設計不能簡單地編譯和運行，例如常規C程序。
• 元編程硬件生成器（例如，使用C類型系統和預處理器）。
• 縫合工具將構建流從代碼/模塊到Bitstream的自動化流程：
  • 工具確實部分自動化合成運行，但最終Bitstream的自動化留給用戶。

核心功能/好處

易於理解的硬件說明語言，具有功能強大的自動審計編譯器和不斷增長的現實生活硬件設計靈感功能。

• 熟悉的C語法消除了許多初學者（和專家）可能成為受害者的許多HDL怪癖（例如，阻止/非封鎖作業，關於組合邏輯的順序排序的推理）。
• 與所有HDL模擬器兼容。前任。可以在幾秒鐘內啟動Modelsim，並導入人類可讀+可辯論的VHDL，w/ working printf的vhdl。還可以製作基於C的定制超快速編譯的“模擬”。也需要根據需要將轉換為Verilog，即用於Verilator。
• 從合成工具報告中得出的有用的時機反饋，以幫助識別無法自動管道的關鍵路徑邏輯，尤其對那些對數字邏輯設計的人有幫助。
• 輕鬆地與軟件側C集成；內置代碼生成。 （例如，從主機<-> fpga移動數據時，從DE/序列化字節陣列中的聯合/包裝結構）。
• 完整的硬件說明語言更換。可以從克隆現有的VHDL/Verilog設計或包括RAW VHDL開始 - 始終被迫使用整個語言。
• 全球可見的點對點電線，多率/寬度時鐘域交叉口和復雜的派生FSM只是受現實生活硬件設計要求/任務啟發的不斷增長的合成功能列表。
• 自動管道作為編譯器的功能。該工具的基本用途可能是生成單個管道以將其放入其他地方的現有設計中。消除手工管道邏輯的實踐=不移植（依賴於操作頻率和部分）。

基本設計元素是狀態機/狀態元素（寄存器，公羊等），自動專用無狀態純函數和互連（電線，CDC，異步FIFOS等）。設計可以根據需要結構結構，看起來像“交流順序過程/線程”。

通過將復雜的邏輯隔離到可自動上的功能中，並且僅在必要時才通過時鐘硬件描述編寫文字時鐘，就無需為每個新的目標設備 /操作頻率重寫Pipelinec設計。希望是建立共享的，高性能的，設備不可知論的，硬件設計，以熟悉且有力的Compososs C語言外觀。

對於軟件人員，編寫Pipelinec應該感覺像在C中解決一個編程難題 - 拼圖hide/暗示硬件概念的規則。對於硬件而言，Pipelinec是一種更好的硬件說明語言，試圖在傳統的RTL和HLS之間找到中間立場。作為FPGA工程師，這是我選擇的語言:)。