PipelineC

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请随时发送消息 - 很高兴为您提供Pipelinec工作！一直在寻找帮助。 - 朱利安

入门

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什么是Pipelinec？

类似于C的（1）硬件说明语言（HDL）（2）添加高级合成（HLS）类似于语言构造/编译器功能。

1. 实际上不是常规的C，但可以由GCC/LLVM部分编译，以进行基本的功能验证/“仿真”。如果有兴趣开发更复杂的语言语法，请伸出援手！
2. 可以合理地替换Verilog/VHDL。编译器生产可综合和人类可读+可辩论的VHDL。存在用于插入RAW VHDL /现有IP /黑色框的挂钩。
3. 如果可以将计算写成没有副作用的纯函数（即没有全局/静态变量），则它将被自动授予。从概念上讲，类似于Intel的可变延迟超级上级和Xilinx的重新读取选项等技术。分享了Google XLS项目，DFIANTHDL语言和某些CIRCT方言的一些编译器驱动的管道设计目标。

什么不是Pipelinec？

• 使用全局内存模型 /线程 /等，任意C代码的高级合成：
  • 不能为您做“嵌套循环到内存架构”。
• 基于C的硬件模拟器：
  • 只能由C编译器编译Pipelinec代码的一部分并运行（鼓励）。
  • 但是，整个多模块，多锁定域等整个设计不能简单地编译和运行，例如常规C程序。
• 元编程硬件生成器（例如，使用C类型系统和预处理器）。
• 缝合工具将构建流从代码/模块到Bitstream的自动化流程：
  • 工具确实部分自动化合成运行，但最终Bitstream的自动化留给用户。

核心功能/好处

易于理解的硬件说明语言，具有功能强大的自动审计编译器和不断增长的现实生活硬件设计灵感功能。

• 熟悉的C语法消除了许多初学者（和专家）可能成为受害者的许多HDL怪癖（例如，阻止/非封锁作业，关于组合逻辑的顺序排序的推理）。
• 与所有HDL模拟器兼容。前任。可以在几秒钟内启动Modelsim，并导入人类可读+可辩论的VHDL，w/ working printf的vhdl。还可以制作基于C的定制超快速编译的“模拟”。也需要根据需要将转换为Verilog，即用于Verilator。
• 从合成工具报告中得出的有用的时机反馈，以帮助识别无法自动管道的关键路径逻辑，尤其对那些对数字逻辑设计的人有帮助。
• 轻松地与软件侧C集成；内置代码生成。 （例如，从主机<-> fpga移动数据时，从DE/序列化字节阵列中的联合/包装结构）。
• 完整的硬件说明语言更换。可以从克隆现有的VHDL/Verilog设计或包括RAW VHDL开始 - 始终被迫使用整个语言。
• 全球可见的点对点电线，多率/宽度时钟域交叉口和复杂的派生FSM只是受现实生活硬件设计要求/任务启发的不断增长的合成功能列表。
• 自动管道作为编译器的功能。该工具的基本用途可能是生成单个管道以将其放入其他地方的现有设计中。消除手工管道逻辑的实践=不移植（依赖于操作频率和部分）。

基本设计元素是状态机/状态元素（寄存器，公羊等），自动专用无状态纯函数和互连（电线，CDC，异步FIFOS等）。设计可以根据需要结构结构，看起来像“交流顺序过程/线程”。

通过将复杂的逻辑隔离到可自动上的功能中，并且仅在必要时才通过时钟硬件描述编写文字时钟，就无需为每个新的目标设备 /操作频率重写Pipelinec设计。希望是建立共享的，高性能的，设备不可知论的，硬件设计，以熟悉且有力的Compososs C语言外观。

对于软件人员，编写Pipelinec应该感觉像在C中解决一个编程难题 - 拼图hide/暗示硬件概念的规则。对于硬件而言，Pipelinec是一种更好的硬件说明语言，试图在传统的RTL和HLS之间找到中间立场。作为FPGA工程师，这是我选择的语言:)。